云南機(jī)械PCI-E測(cè)試

當(dāng)被測(cè)件進(jìn)入環(huán)回模式并且誤碼儀發(fā)出壓力眼圖的信號(hào)后，被測(cè)件應(yīng)該會(huì)把其從RX 端收到的數(shù)據(jù)再通過(guò)TX端發(fā)送出去送回誤碼儀，誤碼儀通過(guò)比較誤碼來(lái)判斷數(shù)據(jù)是否被  正確接收，測(cè)試通過(guò)的標(biāo)準(zhǔn)是要求誤碼率小于1.0×10- 12。 19是用高性能誤碼儀進(jìn)  行PCIe4.0的插卡接收的實(shí)際環(huán)境。在這款誤碼儀中內(nèi)置了時(shí)鐘恢復(fù)電路、預(yù)加重模塊、 參考時(shí)鐘倍頻、信號(hào)均衡電路等，非常適合速率高、要求復(fù)雜的場(chǎng)合。在接收端容限測(cè)試中， 可調(diào)ISI板上Trace線的選擇也非常重要。如果選擇的鏈路不合適，可能需要非常長(zhǎng)的時(shí)  間進(jìn)行Stress Eye的計(jì)算和鏈路調(diào)整，甚至無(wú)法完成校準(zhǔn)和測(cè)試。 一般建議事先用VNA  標(biāo)定和選擇好鏈路，這樣校準(zhǔn)過(guò)程會(huì)快很多，測(cè)試結(jié)果也會(huì)更加準(zhǔn)確。所以，在PCIe4.0的  測(cè)試中，無(wú)論是發(fā)送端測(cè)試還是接收端測(cè)試，都比較好有矢量網(wǎng)絡(luò)分析儀配合進(jìn)行ISI通道  選擇。PCI-E 3.0及信號(hào)完整性測(cè)試方法;云南機(jī)械PCI-E測(cè)試

PCle5.0接收端CILE均衡器的頻率響應(yīng)PCIe5.0的主板和插卡的測(cè)試方法與PCIe4.0也是類似，都需要通過(guò)CLB或者CBB的測(cè)試夾具把被測(cè)信號(hào)引出接入示波器進(jìn)行發(fā)送信號(hào)質(zhì)量測(cè)試，并通過(guò)誤碼儀的配合進(jìn)行LinkEQ和接收端容限的測(cè)試。但是具體細(xì)節(jié)和要求上又有所區(qū)別，下面將從發(fā)送端和接收端測(cè)試方面分別進(jìn)行描述。

PCIe5.0發(fā)送端信號(hào)質(zhì)量及LinkEQ測(cè)試PCIe5.0的數(shù)據(jù)速率高達(dá)32Gbps,因此信號(hào)邊沿更陡。對(duì)于PCIe5.0芯片的信號(hào)測(cè)試，協(xié)會(huì)建議的測(cè)試用的示波器帶寬要高達(dá)50GHz。對(duì)于主板和插卡來(lái)說(shuō)，由于測(cè)試點(diǎn)是在連接器的金手指處，信號(hào)經(jīng)過(guò)PCB傳輸后邊沿會(huì)變緩一些，所以信號(hào)質(zhì)量測(cè)試規(guī)定的示波器帶寬為33GHz。但是，在接收端容限測(cè)試中，由于需要用示波器對(duì)誤碼儀直接輸出的比較快邊沿的信號(hào)做幅度和預(yù)加重校準(zhǔn)，所以校準(zhǔn)用的示波器帶寬還是會(huì)用到50GHz。 PCI-E測(cè)試維修價(jià)格PCI-E 3.0數(shù)據(jù)速率的變化；

是用矢量網(wǎng)絡(luò)分析儀進(jìn)行鏈路標(biāo)定的典型連接，具體的標(biāo)定步驟非常多，在PCIe4.0 Phy Test Specification文檔里有詳細(xì)描述，這里不做展開。

在硬件連接完成、測(cè)試碼型切換正確后，就可以對(duì)信號(hào)進(jìn)行捕獲和信號(hào)質(zhì)量分析。正式 的信號(hào)質(zhì)量分析之前還需要注意的是：為了把傳輸通道對(duì)信號(hào)的惡化以及均衡器對(duì)信號(hào)的 改善效果都考慮進(jìn)去，PCIe3.0及之后標(biāo)準(zhǔn)的測(cè)試中對(duì)其發(fā)送端眼圖、抖動(dòng)等測(cè)試的參考點(diǎn) 從發(fā)送端轉(zhuǎn)移到了接收端。也就是說(shuō)，測(cè)試中需要把傳輸通道對(duì)信號(hào)的惡化的影響以及均 衡器對(duì)信號(hào)的改善影響都考慮進(jìn)去。

PCIe5.0物理層技術(shù)PCI-SIG組織于2019年發(fā)布了針對(duì)PCIe5.0芯片設(shè)計(jì)的Base規(guī)范，針對(duì)板卡設(shè)計(jì)的CEM規(guī)范也在2021年制定完成，同時(shí)支持PCIe5.0的服務(wù)器產(chǎn)品也在2021年開始上市發(fā)布。對(duì)于PCIe5.0測(cè)試來(lái)說(shuō)，其鏈路的拓?fù)淠Ｐ团cPCIe4.0類似，但數(shù)據(jù)速率從PCIe4.0的16Gbps提升到了32Gbps,因此鏈路上封裝、PCB、連接器的損耗更大，整個(gè)鏈路的損耗達(dá)到 - 36dB@16GHz,其中系統(tǒng)板損耗為 - 27dB,插卡的損耗為 - 9dB。.20是PCIe5 . 0的 鏈路損耗預(yù)算的模型。被測(cè)件發(fā)不出標(biāo)準(zhǔn)的PCI-E的一致性測(cè)試碼型，為什么？

為了克服大的通道損耗，PCle5.0接收端的均衡能力也會(huì)更強(qiáng)一些。比如接收端的 CTLE均衡器采用了2階的CTLE均衡,其損耗/增益曲線有4個(gè)極點(diǎn)和2個(gè)零點(diǎn)，其直流增益可以在-5～ - 15dB之間以1dB的分辨率進(jìn)行調(diào)整，以精確補(bǔ)償通道損耗的  影響。同時(shí)，為了更好地補(bǔ)償信號(hào)反射、串?dāng)_的影響，其接收端的DFE均衡器也使用了更復(fù) 雜的3-Tap均衡器。對(duì)于發(fā)射端來(lái)說(shuō)，PCle5.0相對(duì)于PCIe4.0和PCIe3.0來(lái)說(shuō)變化不大， 仍然是3階的FIR預(yù)加重以及11種預(yù)設(shè)好的Preset組合。PCI-E測(cè)試信號(hào)完整性測(cè)試解決方案；云南機(jī)械PCI-E測(cè)試

PCI-E 3.0測(cè)試接收端容限測(cè)試；云南機(jī)械PCI-E測(cè)試

PCle5.0的鏈路模型及鏈路損耗預(yù)算在實(shí)際的測(cè)試中，為了把被測(cè)主板或插卡的PCIe信號(hào)從金手指連接器引出，PCI-SIG組織也設(shè)計(jì)了專門的PCIe5.0測(cè)試夾具。PCle5.0的這套夾具與PCle4.0的類似，也是包含了CLB板、CBB板以及專門模擬和調(diào)整鏈路損耗的ISI板。主板的發(fā)送信號(hào)質(zhì)量測(cè)試需要用到對(duì)應(yīng)位寬的CLB板；插卡的發(fā)送信號(hào)質(zhì)量測(cè)試需要用到CBB板；而在接收容限測(cè)試中，由于要進(jìn)行全鏈路的校準(zhǔn)，整套夾具都可能會(huì)使用到。21是PCIe5.0的測(cè)試夾具組成。云南機(jī)械PCI-E測(cè)試